我如何知道我的代码是否可合成？ [Verilog]

在使用自顶向下方法设计verilog电路时，我可以从电路行为开始，然后在每个模块中定义细节以构建可合成的结构电路。但我怎么知道我的代码是否可以合成？在verilog中是否有任何支持合成的指导原则？我如何知道我的代码是否可合成？ [Verilog]

2011-09-27 e19293001

是的，有指导方针，他们是特定于你正在使用的合成器。对于实际的芯片综合，我_think_ Synopsys的“Design Compiler”（DC）是最流行的，所以你应该看看他们的用户指南。无论如何，无论您要使用哪个目标平台或后端进程，您都需要阅读它们的综合规则。 –

有一个'标准'IEEE 1364.1，但马丁指出，每种工具都支持任何想要的。如果您需要免费资源，我推荐Xilinx XST User Guide。

此外，结构化verilog通常意味着您正在创建接近网表的描述，并且您在此情况下使用的构造是可合成构件的一小部分。

2011-09-29 05:05:39

你给的链接非常有帮助。谢谢：） – e19293001

阅读您将要使用的任何综合工具随附的文档。这会告诉你你可以做什么 - 有时候你需要编写代码来获得预期结果。

最终，没有什么可以击败经验 - 定期在您的代码（或其小部分代码）上运行您的合成器，并查看该工具生成的内容。

2011-09-28 10:10:13

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