凿子应该生成verilog测试台逻辑吗？

Question

我有以下测试代码，并用--genHarness调用chiseMain。 Verilog是为线束生成的，但它不包含Tester类的逻辑。任何想法为什么我没有得到我期望的逻辑？我正在使用凿子2.10。

代码：

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) { 
    var i = 0 

    // Write address as data                      
    for (p <- c.io.wports) { 
    poke(p.wen, 1) 
    poke(p.addr, i) 
    poke(p.wdata, i) 
    step(1) 
    i = i + 1 
    } 

    // Read it back                        
    i = 0 
    for (p <- c.io.rports) { 
    poke(p.addr, i) 
    step(1) 
    expect(p.rdata, i) 
    i = i + 1 
    } 
} 

object TestMem { 
    def main(args: Array[String]): Unit = { 
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),           
    chiselMainTest(args, 
    () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)} 
    } 
} 

生成的Verilog：

module test;                         
    reg [0:0] io_enable;                       
    reg [6:0] io_rports_0_addr;                     
    reg [31:0] io_wports_0_wdata;                    
    reg [6:0] io_wports_0_addr;                     
    reg [0:0] io_wports_0_wen;                     
    reg [6:0] io_rwports_0_addr;                     
    reg [31:0] io_rwports_0_wdata;                    
    reg [0:0] io_rwports_0_wen;                     
    wire [31:0] io_rports_0_rdata;                    
    wire [31:0] io_rwports_0_rdata;                    
    reg clk = 0;                         
    parameter clk_length = `CLOCK_PERIOD;                  
    always #clk_length clk = ~clk;                    
    /*** DUT instantiation ***/                     
    MultiPortedMem                        
     MultiPortedMem(                       
     .clk(clk),                        
     .io_enable(io_enable),                     
     .io_rports_0_addr(io_rports_0_addr),                 
     .io_wports_0_wdata(io_wports_0_wdata),                 
     .io_wports_0_addr(io_wports_0_addr),                 
     .io_wports_0_wen(io_wports_0_wen),                  
     .io_rwports_0_addr(io_rwports_0_addr),                 
     .io_rwports_0_wdata(io_rwports_0_wdata),                
     .io_rwports_0_wen(io_rwports_0_wen),                 
     .io_rports_0_rdata(io_rports_0_rdata),                 
     .io_rwports_0_rdata(io_rwports_0_rdata)                
);                           

    /*** resets && VCD/VPD dumps ***/                   
    initial begin                        
    end                           

    task check_value;                       
    input [255:0] data;                      
    input [255:0] expected;                     
    begin                          
     if (data == expected)                     
     $display("PASS");                      
     else                          
     $display("FAIL");                      
    end                          

    endtask                          

    always @(posedge clk) begin                     
     $display("MultiPortedMem.io_rwports_0_rdata: 0x%x, MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                     
    end                           

endmodule                          

Answer 1

凿2.10太老支持--genHarness选项。由于它是一个仍处于开发阶段的功能，因此没有关于无效标志的警告。您需要使用Chisel 2.18以获得--genHarness的正确行为。

Sonatype的新版本即将推出，这将使编号发布到目前凿子的Git主人的状态。

但是，一般情况下，--genHarness选项不支持生成执行测试仪功能的逻辑。相反，它生成一个Verilog测试平台，该测试平台采用编码的命令行输入，允许修改顶层I/O和状态元素的模拟值。

这个生成的测试器运行在由Chisel测试器生成的VCS过程中，该过程然后通过IPC将其peek,poke和step命令发送到VCS。由于--genHarness生成的测试平台被设计为接受这些输入，所以DUT的Verilog实例可以像使用C++仿真那样进行测试。

尽管理论上可以有一个框架来生成编码Tester扩展类中的某些逻辑的独立Verilog测试器，但它需要在模拟Verilog中嵌入Scala程序的行为，这非常困难解决方案比现有的使用IPC的--genHarness。