Yosys中的原始码

Question

我正在使用YOSYS将Verilog转换为BLIF。输入是一个电路（L_0_0），它只包含不是，或者基元和一些行为锁存代码。

Here is my Verilog code

我使用的命令是：

> read_verilog <file> 
> proc; opt; memory; opt; techmap; opt; 
> write_blif <file> 

输出文件包含$ _DFF_PN0_作为一个没有。模型一个.SUBCKT，所以当我输入这个文件MVSIS，它忽略所有的subckts。

我该如何映射这个子电路，让其他工具有所了解？

.model L_0_0 
.inputs clk rst ce ins 
.outputs outs 
.names $false 
.names $true 
1 
.names $undef 
.names outs r_out_1_0 ce $0\outs[0:0] 
1-0 1 
-11 1 
.names r_out_2_0 w_out_2_0 ce $0\r_out_2_0[0:0] 
1-0 1 
-11 1 
.names r_out_1_0 w_out_1_0 ce $0\r_out_1_0[0:0] 
1-0 1 
-11 1 
.names r_out_0_0 w_out_0_0 ce $0\r_out_0_0[0:0] 
1-0 1 
-11 1 
.subckt $_DFF_PN0_ C=clk D=$0\outs[0:0] Q=outs R=rst 
.subckt $_DFF_PN0_ C=clk D=$0\r_out_0_0[0:0] Q=r_out_0_0 R=rst 
.subckt $_DFF_PN0_ C=clk D=$0\r_out_1_0[0:0] Q=r_out_1_0 R=rst 
.subckt $_DFF_PN0_ C=clk D=$0\r_out_2_0[0:0] Q=r_out_2_0 R=rst 
.names r_out_0_0 r_out_1_0 w_out_0_0 
1- 1 
-1 1 
.names r_out_2_0 r_out_2_0 w_out_1_0 
1- 1 
-1 1 
.names r_out_0_0 ins w_out_2_0 
1- 1 
-1 1 
.names r_out_0_0 w_in_0_0 
1 1 
.names r_out_1_0 w_in_0_1 
1 1 
.names r_out_2_0 w_in_1_0 
1 1 
.names r_out_2_0 w_in_1_1 
1 1 
.names r_out_0_0 w_in_2_0 
1 1 
.names ins w_in_2_1 
1 1 
.end 

带同步复位的新输出如下。 Verilog输出端口都连接好了，似乎它们也连接在BLIF中。

# Generated by Yosys 0.7 (git sha1 61f6811, i686-w64-mingw32.static-gcc 4.9.3 -Os) 

.model L_0_0 
.inputs clk rst ins 
.outputs outs 
.names $false 
.names $true 
1 
.names $undef 
.names r_out_0_0 $false rst $0\outs[0:0] 
1-0 1 
-11 1 
.names w_out_1_0 $false rst $0\r_out_1_0[0:0] 
1-0 1 
-11 1 
.names w_out_0_0 $false rst $0\r_out_0_0[0:0] 
1-0 1 
-11 1 
.latch $0\outs[0:0] outs re clk 2 
.latch $0\r_out_0_0[0:0] r_out_0_0 re clk 2 
.latch $0\r_out_1_0[0:0] r_out_1_0 re clk 2 
.names r_out_0_0 r_out_1_0 w_out_0_0 
11 1 
.names ins r_out_1_0 w_out_1_0 
1- 1 
-1 1 
.names r_out_0_0 w_in_0_0 
1 1 
.names r_out_1_0 w_in_0_1 
1 1 
.names ins w_in_1_0 
1 1 
.names r_out_1_0 w_in_1_1 
1 1 
.end 

Answer 1

BLIF文件格式不支持具有异步复位的存储元素。不幸的是，您不会发布您用作输入的Verilog代码，但是从您发布的内容来看，显然您的Verilog确实包含这样的存储元素。 （$_DFF_PN0_是一个Yosys内部单元类型，用于表示负极性异步复位为零的正边沿触发器，Yosys只是输出该单元，因为在BLIF中没有等效的结构。）

如果您想使用BLIF输出，那么您必须避免在设计中使用异步复位。 Yosys在这里没有什么可以做，因为这是BLIF文件格式的限制。

如果您不想更改HDL代码，但将异步重置转换为同步重置可以，那么您可以在运行proc之后运行techmap -map +/adff2dff.v。