Verilog中的简单CPU设计

Question

我正在尝试使用一个线变量来保存其他某个模块的输出并将其作为输入提供给另一个模块。尽管最初从测试台上试图改变它的价值，但它显示出如下所述的错误。这里tb.v是测试台文件的名称。

tb.v:39: error: a is not a valid l-value in TB.
tb.v:4: error: a is declared here as wire. 1 error(s) during elaboration.

有人可以告诉我，我做错了什么？

Answer 1

使用您的测试平台来控制module2输入何时由module1输出或测试台驱动。

reg tb_in, tb_drive; 
wire out1; 
wire in2 = (tb_drive) ? tb_in : out1; 
mod1 mod1 (out1); 
mod2 mod2 (in2);