system-verilog-dpi

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    SystemVerilog的DPI-C指针

    我有一个关于SystemVerilog和C之间的DPI连接问题，具体而言，我有一个C函数，看起来像： unsigned short C_FUN(unsigned char* data) ，我想传递给它的是一个bit[7:0] my_darray[]; 这是最好的办法吗？ 在此先感谢。
    c system-verilog system-verilog-dpi 2014-11-22

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    如何使用DPI-C嵌入Systemverilog解释器？

    问题描述：SystemVerilog中 我的设计和写在同一语言的测试平台。我希望能够在模拟过程中编译我的设计和测试不同的功能，就像使用带有e的解释器一样。理想情况下，当模拟器碰到某一行时，我会在模拟时弹出一个终端。 潜在想法： 我已经看过了DPI-C和它看起来像我将不得不“出口”都在我的项目任务，以从解释器中运行它们。但是，我不确定如何自动执行此操作，或者如果有更好的方法。此外，我不知道如何让C打
    c system-verilog verification system-verilog-dpi 2015-04-21

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    迫使多条电线在SV设计/ UVM

    我是新来的系统Verilog和UVM，我已经看到了这个线程：在 Regex in SV or UVM 我找不到任何地方一个适当的例子使用正则表达式/通配符，我应该使用什么样的语法来强制设计多个连线。 例如： 比方说，我有一个名为my_fifo模块，这是在设计中多次实例化： top.dut.my_fifo_in top.dut.master.my_fifo_a top.dut.slave.axi
    verilog system-verilog verification uvm system-verilog-dpi 2017-10-04

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    Ruby和SystemVerilog DPI

    System Verilog中的DPI功能始终提到您可以将其与任何语言（最常见的是C/C++）进行对接。我想要将我的系统Verilog代码与Ruby进行接口。是否有任何有关此功能的文档或支持？任何已知的方式来做到这一点？ 我应该补充一点，我的主要目标是从我的系统Verilog uvm测试中调用ruby脚本。 感谢
    ruby system-verilog uvm system-verilog-dpi 2014-07-18

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    如何使用DPI systemVerilog检测子字符串匹配？

    如何使用SystemVerilog DPI检查某个字符串是否包含另一个字符串？例如，C中的strstr（）可以检测到“str”包含在“string”中。
    system-verilog system-verilog-dpi 2016-11-10

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    在DPI-C中，哪些数据类型用于内部变量？

    对于在EDA Playground中使用VCS中的DPI-C的以下代码，我没有得到正确的输出。我期望6作为答案，但我每次获得248，而不考虑a和b的值。我已经尝试在helloFromC.c中使用svLogic，int和unsigned char作为a_int的数据类型。 module automatic test; import "DPI-C" function void helloF
    c system-verilog system-verilog-dpi 2017-09-08

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    创建C++测试平台来驱动Verilog DUT

    我想了解如何创建一个C++测试平台来驱动Verilog中的DUT激励。比方说，我有一个简单的场景： // Testbench Top. module tb_top(); import "DPI-C" function void wait_for_input_ready(); initial wait_for_input_ready(); import "DPI-C" func
    c++ verilog system-verilog system-verilog-dpi 2015-10-19

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    在SystemVerilog + C DPI呼叫的情况下，如何堆叠跟踪信息？

    我有一种情况，我有2个C函数。这些C函数有很多错误检查场景，我使用exit（1）来清除。系统verilog代码中的一百万个位置通过DPI调用来调用这2个C函数。 我在我的C例程中使用了execinfo.h和backtrace（）函数，但栈跟踪 info显示了C函数，但上面只是显示了一些随机vcs_exe.sim.1234_1.so作为主调用函数。 我甚至试图在发布的区域中寻找这个vcs_exe.s
    c stack-trace system-verilog system-verilog-dpi 2017-08-06

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    Systemverilog：将结构作为模块输入\输出传递时出现模拟错误

    我试图将一个结构作为输入并在另一个结构中获取输出。但是我在模拟过程中遇到了一些问题。以下示例代码编译在questasim细，然而模拟提供了以下错误： Connection type 'core_tb_sv_unit.struct ' is incompatible with 'core_sv_unit.struct ' for port (struct_in): Struct/union type
    struct system-verilog questasim system-verilog-dpi 2015-06-05
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