关于reg和＆运算符的Verilog混淆

Question

第一次使用verilog我看到一个例子，这很令人困惑。

reg wrsigbuf, wrsigrise; 

always @(posedge clk) 
begin 
    wrsigbuf <= wrsig; 
    wrsigrise <= (~wrsigbuf) & wrsig; 
end 

我的问题是：

1. 没有wrsigrise曾经得到在这种情况下高。
2. 运营商&有什么用，是不是都是~wrsigbuf和wrsig都高到把wrsigrise这么高？只要wrsigbuf高，~wrsigbuf永远不会高，对吧？

Answer 1

好吧，我可能只是回答这个自己

“wrsigrise”将成为1为成为从0到1“wrsig”，而在其前一期“wrsigbuf”仍然由“wrsig”作为分配0