构建VHDL克隆

Question

我打算为我的最后一年项目设计硬件模拟语言，如VHDL。我应该怎么做呢？

任何帮助将不胜感激。

Answer 1

如果您想设计硬件模拟语言，请从硬件开始。

确定要模拟硬件 - 晶体管级别，开关级别，寄存器级别，行为级别和什么的级别。其他一切都从那里开始。一旦决定了，你就会知道你的语言需要支持什么。

您需要知道您的语言可以使用哪种设备 - 晶体管，门电路，寄存器，多路复用器，存储器，算术单元以及什么不是。然后，您需要为每个设备找到合适的型号。

最后，你一定会想限制你的范围。限制自己做一件事。 VHDL语言不是由一个人在一天内发明的。

Answer 2

设计语言与设计规格一样简单。你打算设计一个合成器和一个模拟器来配合它吗？

Answer 3

你有没有给过这个项目或是你决定自己做的一个项目？如果它是后者，那么恐怕你可能想重新考虑它。像这样的大型开放式项目并不总是为学生伤心地结束。

这就是说，如果你真的想这样做，那么你自己使用VHDL，并阅读用户对其的评论。从中你会发现什么恼火或刺激其用户，然后设计更好的东西。

Answer 4

如果您正在寻找更多并发语言的例子，那就是MyHDL和XMOS XC，它们是远离传统Verilog和VHDL的其他尝试。