VHDL - 与特定端口总线接口上

Question

我有一个公交车：

A(7 downto 0) 

，我创建在7,6和0与它连接的部件，有没有为我创造一个方法a

std_logic_vector(7,6,0)? 

只是为了保持与公共汽车A（）上的引脚一致？ 我敢肯定，我可以这样做：

std_logic_vector(2 downto 0) -- or maybe even 
    ASeven, Asix, Azero : in std_logic; 

，并相应地分配引脚，但它会是参考等（我认为）漂亮很多，如果我可以创建一个载体。

在此先感谢！ :)

Answer 1

你不能。要么发出一个信号x（7 downto 0）并忽略备用信号（无论如何，编译器/合成器会这样做），或者您可以在端口映射中使用适当的赋值，如
port map(
myoutport(0) => aZero,
...
或其他。一般来说，使用第一个变体，因为它更一致。