如何在Verilog中连接两个模块？

Question

我已经写了两个模块DLatch和RSLatch，我想编写verilog代码来加入这两个。

Answer 1

说真的，您应该为自己准备一本Verilog手册或搜索一些在线资源。

无论如何，这样的事情应该工作：

module dff (
    input Clk, 
    input D, 
    output Q, 
    output Qbar 
); 

    wire q_to_s; 
    wire qbar_to_r; 
    wire clk_bar; 

    assign clk_bar = ~Clk; 

    D_latch dlatch (
    .D(D), 
    .Clk(Clk), 
    .Q(q_to_s), 
    .Qbar(qbar_to_r) 
); 

    RS_latch rslatch (
    .S(q_to_s), 
    .R(qbar_to_r), 
    .Clk(clk_bar), 
    .Qa(Q), 
    .Qb(Qbar) 
); 

endmodule 

Answer 2

您将需要创建一个外部模块，使用原理图中所示的端口（D，Clk，Q，NQ）。在此模块内部，您将实例化两个子模块DLatch和RSLatch，并适当地连接端口。 （您需要为内部互连声明额外的电线。）

Answer 3

你可能要考虑Emacs AUTOWIRE