Xilinx中的模板错误

Question

我在xilinx中编写了一个程序，该代码在ModelSim中编译得很好，但在xilinx中编译时出现此错误。

ERROR:Xst:899 - line 78: The logic for <iterator> does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release.

我不知道为什么我收到这个错误。下面是代码：

module BcdCounter(input clk,input reset, output reg [3:0]out 
); 

reg [23:0]iterator; 

always @(posedge clk,negedge reset) 
begin 

if(~reset) 
begin 

out=0; 
iterator=0; 

end 

else 
// clock divider 
if(iterator==50000000) // 50Mhz clock divider 
begin 

out<=out+1; 
iterator=0; 

end 

iterator=iterator+1; 

end 


endmodule 

问候

Answer 1

三（5个）的事情，我注意到：

1）我会用“或”而不是逗号分隔“CLK”和“复位”在你的“总是@”语句中

2）在实时钟控逻辑中，你应该总是使用阻塞赋值来预测任何你想要推断的触发器。阻塞分配只能用于临时变量。

3）您正在将阻塞和非阻塞赋值混合到'out'。这是一个明确的禁忌。

4）您的迭代器增量超出了复位if/else，这实际上会引发扳机。

5）旁边请缩进你的块。很难判断哪些线与哪些块左对齐相关联。

module BcdCounter (
    input   clk, 
    input   reset, 
    output reg [3:0] out 
); 

reg [23:0] iterator; 

always @(posedge clk or negedge reset) begin 
    if(!reset) begin 
     out  <= 0; 
     iterator <= 0; 
    end else begin 
     // 50MHz clock divider 
     if (iterator == 50000000) begin 
     out  <= out + 1; 
     iterator <= 0; 
     end else begin 
     iterator <= iterator + 1; 
     end 
    end 
end 

endmodule