在verilog中生成自定义波形

Question

我正尝试使用下面的代码在verilog中生成波形，但结果与预期不符。

initial begin 
    d = 1'b0; 
#8 d <= 1'b1; 
#15 d <= 1'b0; 
end 

其初始值为0（OK），在t = 8，它的1（行），但在t = 23，其为0。相反，我希望它是0在t = 15相对于T = 0而不是t = 8（即前面的陈述）。

有没有办法做到这一点？我尝试过交换阻塞和非阻塞任务，但没有运气！

感谢，
开发

Answer 1

你可以这样做：

initial fork 
    d = 1'b0; 
#8 d = 1'b1; 
#15 d = 1'b0; 
join 

所有内部fork join语句将被执行同时。

或者你可以这样做：

initial  d = 1'b0; 
initial #8 d = 1'b1; 
initial #15 d = 1'b0; 

显然，三个初始块将同时进行。

如果你真的想从程序（顺序）代码附表3点的事件，那么你可以这样做：

initial begin 
    d =  1'b0; 
    d <= #8 1'b1; 
    d <= #15 1'b0; 
end 

它使用内部分配延迟与非阻塞赋值在一起。

http://www.edaplayground.com/x/4MiS