什么VHDL库使用十进制模

Question

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
--use IEEE.STD_LOGIC_ARITH.ALL; 
--use IEEE.STD_LOGIC_UNSIGNED.ALL; 
use IEEE.NUMERIC_STD.ALL; 

entity two_number_split is 
    Port (number : in integer range 0 to 99; 
      position0 : out STD_LOGIC_VECTOR (3 downto 0); 
      position1 : out STD_LOGIC_VECTOR (3 downto 0)); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : STD_LOGIC_VECTOR(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

错误：

ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 19: found '0' definitions of operator "/", cannot determine exact overloaded matching definition for "/" 
ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 20: found '0' definitions of operator "mod", cannot determine exact overloaded matching definition for "mod" 

我想我只是使用了错误的库。任何建议吗？我已经尝试了上面列出的库的所有组合，不知道发生了什么。

Answer 1

std_logic_vector传统上不是数字类型。它是一些位数的集合，故意忽略数字运算符来强化这种解释。您应该使用numeric_std中的unsigned或signed类型来获取具有一组算术运算符的数组。

（可选）如果您的工具支持VHDL-2008，则可以使用ieee.numeric_std_unsigned将算术语义添加到std_logic_vector。它与std_logic_unsigned类似，尽管它的名称和库映射不是标准库。

Answer 2

您可以修改pos0和pos1的声明为整数类型，计算并将它们转换为BCD表示形式。

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity two_number_split is 
    port ( 
     number:  in integer range 0 to 99; 
     position0: out std_logic_vector (3 downto 0); 
     position1: out std_logic_vector (3 downto 0) 
    ); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : natural range 0 to 9; -- std_logic_vector(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(to_unsigned(pos0,position0'LENGTH)); 
      -- was <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(to_unsigned(pos1,position1'LENGTH)); 
      -- was <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

它使用to_unsigned于十进制数位值POS1和POS0转换为unsigned数组类型。返回的unsigned数组长度由第二个参数指定，该参数可能只是一个文字。

您可以使用unsigned作为position0和position1的类型，并为每个作业保存类型转换。

这里的想法有三个方面：可读性，使用兼容左右参数的操作符函数以及返回值，以及使用integer乘法运算符的速度快于unsigned运算符。无符号运算暗含在number的自然范围内。

而这个例子的工作原理：

但并不特别合成资格 - 有两个相乘的运营商。如果您需要综合某些内容，请参阅Convert 8bit binary number to BCD in VHDL以获取有关如何避免七位乘法运算符的启示。