systemverilog - 简单的方法来避免“范围以恒定的expr范围”问题

我围绕这个问题编码，但我认为这很麻烦;缺乏我寻求从VHDL测试平台迁移到vlog的优雅...systemverilog - 简单的方法来避免“范围以恒定的expr范围”问题

看看和LMK，如果有更好的方法。 tmsg是一个typedef结构。 i，j是整数。
声明了一个tmp以便于将一个大向量解析为16b个切片。

$display("---- Writing T1 message -----"); 
for (i = 0; i < 5; i += 1) // send most of the filename as hexascii 
begin 
    for (j = 0; j < 16; j +=1) // bit assign the sliced vec *sigh* 
     begin 
      tmp[j] = tmsg.fname[88-i*16-1-j]; 
     end  

    wr(`SEND_MSG_QUEUE + `SMQ_MSG_Q_REG, tmp, 0, 3); 

    /* --- the original "range slice issue" line *sigh again* ---- 
    wr(`SEND_MSG_QUEUE + `SMQ_MSG_Q_REG, 
       tmsg.fname[88-i*16-1:88-(i+1)*16], 0, 3); 
    ------------------------------------------------------------- */ 
end

由于提前，杰里

来源

2016-04-27 JerryJamesO

玩了一会儿，发现修改后的“+：”符号的工作原理如下 - 并保持简洁的符号。 – JerryJamesO

周围多一点玩，发现修改后的“+”符号的工作原理如下 - 并保持紧凑的符号：

 wr(`SEND_MSG_QUEUE + `SMQ_MSG_Q_REG, 
          tmsg.LBA[48-i*16-1 -:16], 0, 3);

所以这起始指数下降的向量，长16b。

不像VHDL那么直接，但不是很糟糕。

来源

2016-04-27 20:25:56 JerryJamesO

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