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回答
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您可以先阅读Peter Ashenden的书“The Designer's Guide to VHDL”。 在第19章中,他实现了一个排队网络,他详细介绍了如何在VHDL上实现队列。 您可以在此获得该书的VHDL文件:http://www.csee.umbc.edu/help/VHDL/ashenden/ch_19/
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如果您使用VHDL/Verilog,则需要实现FIFO。如果这将在实际的FPGA中实例化,您将使用读写指针对FIFO进行建模,以阻止FPGA中的RAM。退房发达的执行情况OpenCores的...
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不要实现堆栈。使用FPGA供应商的核心。
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我会反对使用供应商的核心。推断的逻辑具有与供应商核心一样高效的潜力。它还可以使您的设计技术独立,让您选择切换FPGA供应商或针对不同的ASIC技术。 – Philippe 2011-03-21 20:28:53
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您可以制作一个RAM组件,并将其用作FIFO,LIFO或任何您想要的数据结构。
如果你需要一个堆栈,在使RAM组件不使用地址总线之后,建立一个包含栈顶地址的变量。然后使用POP降低它(首先将输出发送到数据总线),并用PUSH增加它(然后将输入保存到TOS [栈顶]变量)。
如果你需要更多我可以告诉你更多...
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你问如何“模拟行为”。你想写可综合的代码(去硬件),还是你想为你的模拟代码。这对你可以使用的VHDL结构有很大的影响。 – Philippe 2011-03-21 20:25:13