如何更改为何时声明

Question

有人可以帮助我如何将此vhdl代码更改为使用'when'语句？

下面是代码我写：

library IEEE; 
use IEEE.std_logic_1164.all; 

entity sel2_1 is 
    port(A, B, SEL : in std_logic; 
     outsgnl : out std_logic); 
end sel2_1; 

architecture EX1 of sel2_1 is 
begin 
    outsgnl <= (not SEL and A) or (SEL and B); 
end EX1; 

的模拟结果如下： simulation

Answer 1

当关键字在不同VHDL分配被使用。假设SEL仅'0'或'1'则可以通过一个选择的信号分配 simpley取代

outsgnl <= (not SEL and A) or (SEL and B); 

，通常被称为与/选择分配

with SEL select outsgnl <= 
    A when '0', 
    B when others; 

或者，也可以使用条件信号分配常简称当/别

outsgnl <= A when SEL = '0' else B;