Verilog将多个reg或wire分配给相同的值

Question

如何使用更精简的代码将多个reg分配给相同的值？这是我想提高代码：

a = 0; 
b = 0; 
c = 0; 
d = 0; 
e = 0; 

Answer 1

可以用左手concats

下面的示例演示如何做到这一点。

reg a,b,c,d,e; 
initial begin 
    {a,b,c,d,e} = 5'b0; 
end 

除非您使用数组，否则没有其他更“有条理”的方法。

reg [4:0] var; 
... 
var = 5'b0; 

或多维压缩数组，你可以使用循环

reg [1:0] var [4:0]; 

... 
for (i = 0; i < 5; i++) var[i] = 0; 

Answer 2

如果所有变量具有相同的位宽，因此你想分配给这些变量值有相同的位宽，可以进行复制级联：

{a,b,c,d,e} = {5{value}};