路由技巧/允许设计路由的更改

Question

我试图将加密核心集成到我的设计中，并编写了一个包装来执行此操作。

我接触到的问题然而，随着路由：

错误：[fail_to_route]： 路由器失败。短裤= 1430打开蚊帐= 0

是否有可能这样的设计有助于路线什么花招？我真的对HDL没有足够的认识，而且我可能做了这么愚蠢的事情，导致了这一点？

我得到一个警告这可能是东西，用它做：

警告：以下网被分配到全球象限位置和 其象限内促进高逻辑利用率： CLK_C（地点：UPPER_LEFT ） 这种高利用率分配有时会导致路由拥塞增加。

我想我说得对，说启用增量路由/多次通行证可以帮助这个吗？但1430短裤可能太多，这有助于？

任何想法/提示将非常apreciated，

的问候， 迈克

补充：什么是新手最常见的陷阱？我不禁感到我可能会遭受一个人的结果，而我设计的CORE使用率只有53％，我无法路由。

Answer 1

如果您指出了您正在使用的工具和您定位的部分，这将会很有帮助。

一般来说，成功的路由是如何成功连接，必须连接到实现设计的所有逻辑实体。可编程逻辑器件（包括FPGA）具有有限数量的物理资源来传输信号。当您耗尽路由资源时，路由失败。

还有一点要考虑的是，即使你的设计正确的路线，那么它可能仍无法满足您的时序约束。例如，您可能需要您的设计以100MHz运行。但是在你的设计中存在一些关键路径，如果不违反逻辑元素的设置和要求，就无法以此速度运行。

底线是不能路线通常是因为你出目标的资源。你可能是由于资源不足，由于低效使用你的目标资源，或者因为你只是试图收拾得太多到目标你带来了。

Answer 2

我不熟悉你的工具链或设备，但因为你显然有一个时钟信号有助于高逻辑的使用，这可能是因为它被路由作为普通的逻辑信号，而不是使用专用时钟线？

您只有有限数量的时钟线（至少在我通常使用的Xilinx器件中），所以如果您全部使用了它们，路由器可能会尝试使用标准逻辑线路 - 尽管您可能应该至少得到一个关于这个的警告。

一种方式来获得时钟线的使用下是运行在同一个（快）时钟（如果可能的话）的一切，然后使用时钟使能在个人计时过程在必要时创建较慢运行的进程。在我早期的FPGA天，我没有意识到这一点，并经常创造了无数的逻辑衍生时钟 - 这也是其他原因不仅仅是时钟线的使用是一件坏事。