systemVerilog - 我如何将int无符号转换为数组逻辑？

Question

我有以下几点：

logic [15:0] tb_real_din, tb_image_din; 
int unsigned counter; 

    //write proc 
    initial begin 
     tb_last_dvalid = 1'b0; 
     tb_we = 1'b0; 
     #80ns; 
     for (int i = 0 ; i <= 32; i++) 
    begin 
     counter = counter+1; 
     tb_real = counter; 
     tb_image = counter; 
     if (i == 32)   
     tb_last_dvalid = 1'b1; 
     #8ns; 
     tb_we = 1'b1; 
     #8ns; 
     tb_we = 1'b0; 
     tb_last_dvalid = 1'b0;  
    end  
    end // initial begin 

我得到了以下错误： 非法参考网 “tb_real”。 如何将int无符号转换为数组逻辑？

Answer 1

你的问题与类型之间的转换无关。你的问题可能是因为你还没有宣布tb_real。 System-verilog中未声明的任何内容默认为1位wire; wire是一种网并且从initial,always或final块中分配网络是非法的。因此，你的错误信息。

我说“可能”，因为你还没有给MCVE。