需要更多关于处理器地址行的说明

Question

昨天，当我在考虑Why can’t OS use entire 64-bits for addressing?时，我发现了另一个有趣的事情。以英特尔酷睿2双核处理器为例。

从Intel Core 2 Duo Processor E8000 and E7000 Series - Datasheet的“4.2 Alphabetical Signals Reference”我知道它有36条地址线& 64条数据线。数据表将地址线称为A [35：3]，数据线称为D [63：0]。

这意味着什么？这是我从上面的理解（很少有没有回答的问题）：

1. 因为有36条地址线。总寻址内存为2^36 = 64GB，每个物理内存位置（字节）以36位数寻址。
2. 因为，没有提到A [2：0]。这意味着在将虚拟地址转换为物理地址之后（在地址表的帮助下），MMU（寻呼单元更具体）只将33个最高有效位放在地址线A [35：3]上。 RAM发送全部8个可能的字节（3个LSB，A [2：0]）即对于这8个字节范围内的任何请求。 RAM发送相同的8字节数据。对？我想这是为了提高效率。
3. 接下来会发生什么？我的意思是MMU需要1个字节的数据，但RAM发送8个字节。它将如何处理它？
4. 自启用英特尔PAE后，此地址总线宽度是36位吗？
5. 我在新的处理器数据表(Intel® Core™ i7 Processor Extreme Edition）中找不到地址总线和数据总线宽度。 :(帮帮我！

Answer 1

该芯片的字节使能（BE）引脚指定的8字节块的位实际上是相关的。

要访问地址为0x1你把所有零上A [ 35：3]并设置BE [1]（我可能有针脚编号和极性BE有点不对，但这个想法仍然是正确的）

要访问字节0x3：0x0你把所有的零置于A [ 35：3]并设置BE [3：0]。

这应该回答问题1，2和3.

关于问题4，事实上PAE可以让你使用36位地址。在以后的处理器中，使用64位模式分页可以实现相同的功能。

不能与5帮助...

Answer 2

约5： 核心i7的架构使用3（片）存储器控制器（对于每个通道一个控制器）与64位的每个信道的宽度。

但是当然你不能在那里使用3 * 64位，因为SSE单元与L1缓存（当然是两个64位Chache线）的128位线相连。

这三个通道仅用于同时快速预取不同的地址。

但是在GPR的u上只能使用64位（因为它是64位结构）。

地址空间也应该是36位，因为如果你永远不能连接这么多的内存，你会需要其他位。